為什么總是低電平有效？
它是由常用的程控直流電源結(jié)構(gòu)所決定的，低電平時電路往往有較高電平時更低的環(huán)路阻抗，而低阻抗則意味著抗干擾能力更強?！?/span>
你可能已經(jīng)學習了這樣的一條PCB布線規(guī)則：
在條件許可的情況下，高電平有效線要盡量縮短，低電平有效線則盡量延長。
這一條規(guī)則的存在基礎就是基于低電平時環(huán)路阻抗比較低，抗干擾能力比較強才起來的。
如OC或OD電路要控制一個電平就是通過它這個開關(guān)的通斷來實現(xiàn)的。有在上拉電阻的情況下，開關(guān)接通，得低電平；開關(guān)切斷，得高電平。
這樣，為了防止電路失控的情況下仍然是有效電平，那么當然是低電平有效才更“保險”了。結(jié)構(gòu)上，象OC電路那樣，由于集電極更難擊穿，所以，也更不容易損壞。
對于其它圖騰柱輸出的電路，雖然0和1都有同樣的風險，但應用中還是有人愿意加一個上拉電阻，以取得類似OC或OD輸出的效果?！ ?/span>
另一個方面是OC或OD輸出的電路，使用上拉電阻后具有節(jié)能的效果。因為關(guān)斷后它是具有獲得高電平時的電流幾乎為0。
高阻態(tài)到底什么意思
在一個系統(tǒng)中或在一個整體中，我們往往定義了一些參考點，就像我們常常說的海平面，在單片中也是如此，我們無論說是高電平還是低電平都是相對來說的?！ ?/span>
在程控直流電源電路設計，沒有連接上拉電阻的P0口相比有上拉電阻的P1口在I/O口引腳和電源之間相連是通過一對推挽狀態(tài)的FET來實現(xiàn)的，51具體結(jié)構(gòu)如下圖。
組成推挽結(jié)構(gòu)，從理論上講是可以通過調(diào)配管子的參數(shù)輕松實現(xiàn)輸出大電流?！?/span>
提高帶載能力，兩個管子根據(jù)通斷狀態(tài)有四種不同的組合，上下管導通相當于把程控直流電源短路了，這種情況下在實際電路中絕對不能出現(xiàn)。
從邏輯電路上來講，上管開-下管關(guān)開時IO與VCC直接相連，IO輸出低電平0,這種結(jié)構(gòu)下如果沒有外接上拉電阻，輸出0就是開漏狀態(tài)(低阻態(tài))。
因為I/O引腳是通過一個管子接地的，并不是使用導線直接連接，而一般的MOS在導通狀態(tài)也會有mΩ極的導通電阻。
無論是低阻態(tài)還是高阻態(tài)都是相對來說的，把下管子置于截止狀態(tài)就可以把GND和I/O口隔離達到開路的狀態(tài)，這時候推挽一對管子是截止狀態(tài)，忽略讀取邏輯的話I/O口引腳相當于與程控直流電源電路設計內(nèi)部電路開路，考慮到實際MOS截止時會有少許漏電流，就稱作“高阻態(tài)”?！ ?/span>
由于管子PN節(jié)帶來的結(jié)電容的影響，有的資料也會稱作“浮空”，通過I/O口給電容充電需要一定的時間，那么IO引腳處的對地的真實電壓和水面浮標隨波飄動類似了，電壓的大小不僅與外界輸入有關(guān)還和時間有關(guān)，在高頻情況下這種現(xiàn)象是不能忽略的。
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